VHDL程序改正错误

说直接点这就是频率计的问题一般有两种测量模式1：计数测频例如：在T=1s的时间内,计数待测方波的上升沿次数既是方波频率（但是很明显有误差,但是待测频率越高误差越小）这个代码很简单,2：等精度测频测频精

你的代码结构太复杂了,在生成电路是无法分配寄存器,改简单点你在这个if里面赋值的信号是不是也在其他地方赋值了?你把59行附近的代码都贴出来看看再问：谢谢你，我在一个进程中的代码如果是REG:proce

eginU0：前面加上这句：SIGNALtime_is_up:STD_LOGIC;SIGNALo,remain_time:STD_LOGIC_VECTOR(3DOWNTO0);再问：还是有错啊再答：在

SIGNALwrite_addr:STD_LOGIC_VECTOR(5DOWNTO0);声明了一组信号,信号名称write_addr,信号类型STD_LOGIC_VECTOR,这个信号的类型是个std

libraryieee;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYpart6ISPORT(DATAA,DATAB:

就是把outp所有位都设为‘1’

COMPONENTlogicPORT(a,b,c:INstd_logic;x:OUTstd_logic);ENDCOMPONENT;COMPONENT,ENDCOMPONENT之间是元件引脚的定义.像

应该不是你编的程序的问题,是maxplusII软件授权的问题.你的软件授权不包括VHDLDesignEntry模块.

&表示组合的意思一般写成A

我写好了,你邮箱给我.再问：1033708327。qq的再答：已发送。

定义两个变量,一个高位一个地位.然后用if语句进行判断赋值

libraryieee;useieee.std_logic_1164.all;entityvoterisport(voter_in:instd_logic_vector(7downto1);red,g

这个是申明6位的一个STD_LOGIC_VECTOR,

std_logic_vectortypedoesnotmatchintegerliteral这个错误是说std_logic_vector类型与整形不匹配主要原因是因为你的q1

一个进程process只能检测一个信号边沿,所以会有这样的.你设计的原意大概是这样的吧：时钟上升沿的的时候采样数据,然后在clk_5的上升沿循环读入数据.有如下两种处理方法1.用一个process进行

模多少的?任意?我写了个模70的,如果要其他的自己修改参数就行了libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;u

p1是constint*类型,就是*p1是不能改变值的,所以*p1=100;这句话不对.p2是const的,是不能变更其指向的变量,所以p2=&a；不对p3也是const的,是不能变更其指向的变量,所

你在用软件的思路设计硬件,是不会有结果的.因为软件是顺序执行的,硬件是并行工作的.你的设计实体要有输入信号,你想让输出信号SPI_CS每个周期(200ns)输出170ns低电平,30ns高电平,那就设

自定义一个RAM类型,RAM是一个数组,数组中有0到（2的ADDRESS_WIDTH乘方）-1个数据,每个数据含有DATA_WIDTH-1位,定义一个信号ram_block属于RAM类型.

在你给出的表达式中,由于连接运算符&和加法运算符+的优先级相同,不能够这样表达,要么('0'&a)+b,要么'0'&(a+b),不能省略括号.('0'&a)+b的意思是,将8位数组a的前面添加一个'0