作业帮求教delta-sigma adc?
来源：学生作业帮 编辑：作业帮 分类：综合作业 时间：2024/07/02 19:35:21
求教delta-sigma adc?
问下你delta-sigma adc数字部分是怎样将1/0高速、低精度的位流转换成低速、高精度的数字输出的?譬如说怎么就把1位变成16位了,时域和频域是怎么分析的?
问下你delta-sigma adc数字部分是怎样将1/0高速、低精度的位流转换成低速、高精度的数字输出的?譬如说怎么就把1位变成16位了,时域和频域是怎么分析的?
“将1/0高速、低精度的位流转换成低速、高精度的数字输出”是delta-sigma adc中“抽样滤波器”造成的.抽样滤波器又由两部分组成,分别是“数字滤波器”和“抽样环节”.在频域上分析,假定fs为抽样滤波器输入信号的采样频率,该数字滤波器是个低通滤波器,其在0到fs/2区间上把输入信号乃奎斯特频率外的成分消除,由于数字信号以-fs/2到fs/2镜像分布在频率上,所以再经过“抽样环节”降低采样频率为乃奎斯特频率时,抽样滤波器的输出信号在其带宽内基本无变化,但实现了采样频率的降低.
在时域上分析,你可以想象一下,抽样滤波器的数字滤波器部分由延时环节、加法器、乘法器等构成,其输出的每一个点都是由以前若干个0或1的点组合而成的,就可得到“1位变成16位”.
再问： 如果将降采样滤波器写成verilog的话，那么输入是1位，输出是16位(out[15:0])，因为verilog中这个位数是先就定好了，那是不是根据计算能达到多少位的精度之后再设计verilog中输出的位数？ 抽样环节是不是根据降采样率进行简单的几个数据选一个数据的过程？
再答： 1、是的。 2、是的。 抽样滤波器有很多设计方法，如果条件允许，你可以在IEEE数据库上下点文章了解下。
再问： 再问下你，如果将抽样滤波器分成几级来实现，那么第一级输出的verilog实现时位数怎么确定？还是从第一级出来就16位了？ 每一级的滤波器系数实现定点化的字长怎么确定？ 我看delta-sigma 调制器出来的信号有些是说单比特信号1/0直接进入后面抽样滤波器，有些做法又是转化成两位的有符号数11（-1）、01(+1)，这个是怎么回事？
再答： 抽样滤波器的设计方法很多，实现方法更多。如果抽样滤波器架构没有设计好的话，不用急着用verilog实现。 1、抽样滤波器分析时把数字滤波器和抽样环节分开分析，但是实际实现时很多情况是合并的。 2、如果抽样滤波器是级联实现的，每一级的输入信号和输出信号的位宽要按其实际的动态范围确定。 3、字长的确定不是凭空想的，要在架构设计的时候考虑的。16位的滤波器系统也有18位字长的，只不过最后又转换为16位的。 4、delta-sigma 调制器内部含有量化器，其量化器位数不都是1位的，其中也有多位的，用于提高信噪比。
在时域上分析,你可以想象一下,抽样滤波器的数字滤波器部分由延时环节、加法器、乘法器等构成,其输出的每一个点都是由以前若干个0或1的点组合而成的,就可得到“1位变成16位”.
再问： 如果将降采样滤波器写成verilog的话，那么输入是1位，输出是16位(out[15:0])，因为verilog中这个位数是先就定好了，那是不是根据计算能达到多少位的精度之后再设计verilog中输出的位数？ 抽样环节是不是根据降采样率进行简单的几个数据选一个数据的过程？
再答： 1、是的。 2、是的。 抽样滤波器有很多设计方法，如果条件允许，你可以在IEEE数据库上下点文章了解下。
再问： 再问下你，如果将抽样滤波器分成几级来实现，那么第一级输出的verilog实现时位数怎么确定？还是从第一级出来就16位了？ 每一级的滤波器系数实现定点化的字长怎么确定？ 我看delta-sigma 调制器出来的信号有些是说单比特信号1/0直接进入后面抽样滤波器，有些做法又是转化成两位的有符号数11（-1）、01(+1)，这个是怎么回事？
再答： 抽样滤波器的设计方法很多，实现方法更多。如果抽样滤波器架构没有设计好的话，不用急着用verilog实现。 1、抽样滤波器分析时把数字滤波器和抽样环节分开分析，但是实际实现时很多情况是合并的。 2、如果抽样滤波器是级联实现的，每一级的输入信号和输出信号的位宽要按其实际的动态范围确定。 3、字长的确定不是凭空想的，要在架构设计的时候考虑的。16位的滤波器系统也有18位字长的，只不过最后又转换为16位的。 4、delta-sigma 调制器内部含有量化器，其量化器位数不都是1位的，其中也有多位的，用于提高信噪比。