作业帮用VHDL语言设计编写一个异步清零的模9计数器
来源：学生作业帮 编辑：作业帮 分类：综合作业 时间：2024/11/08 15:35:29
用VHDL语言设计编写一个异步清零的模9计数器
library ieee；
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned;
entity cnt9 is
port(clk,reset :in std_logic;
dataout:out std_logic_vector(3 downto 0 ) );
end cnt9;
architecture hav of cnt9 is
begin
signal data_tmp :std_logic_vector(3 downto 0 );
process(clk,reset)
begin
if reset='1' then
data_tmp
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned;
entity cnt9 is
port(clk,reset :in std_logic;
dataout:out std_logic_vector(3 downto 0 ) );
end cnt9;
architecture hav of cnt9 is
begin
signal data_tmp :std_logic_vector(3 downto 0 );
process(clk,reset)
begin
if reset='1' then
data_tmp
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