基于FPGA的DDS设计,相位累加器怎么控制频率?那只能比时钟频率低?50M时钟能产生能做出1024点的正弦波吗

来源：学生作业帮编辑：作业帮分类：综合作业时间：2024/07/03 15:47:29

基于FPGA的DDS设计,相位累加器怎么控制频率?那只能比时钟频率低?50M时钟能产生能做出1024点的正弦波吗
50M能做出15M的每个周期1024点的正弦波吗?
我看资料输出的波形频率是Fo=K*Fc/2^N
k可以随便控制,那么就是说输出波形可以比时钟频率大,但是我看过几个VERILOG的程序,看不出可以超过时钟频率,谁有VHDL的累加器程序发我看看.求大侠指教!

如果你用ROM查找表产生正弦波的话,50M、1024个点只能产生48.8K的正弦波,要产生15M的信号,只能做3.3个点,你那个公式里 N位K的位长 ,所以K/2^N永远小于1 也就是Fc必定小于F0,输出频率不可能超过输入时钟频率的
再问：我也这样想得，高过肯定是不能的~但是我看别人的论文说可以用50M做出15M的正弦波，K的取值有什么规则？如果我想做出15M的正弦波，至少要多少点才不失真？256点？我倍频到200M，用256点，输出就1M左右，怎么才能达到15M？
再答： 200/15=13.3，也就是13个点，200M就13个点产生15M正弦波，13个点已经够用了。。。由于时钟频率限制，在FPGA里面用256个点产生15M正弦波是不行滴，除非时钟频率达到几个GHz，否则就别想了，频率控制字是根据公式算出来的

基于FPGA的DDS正弦信号发生器的设计在做基于FPGA的时间间隔测量时,为什么说时钟频率是100MHZ,所以最大偏差是10ns,时钟频率和误差有什么关系运用FPGA怎么产生方波信号,顺便产生一简易的方波信号,不用DDS,我用这个方波来测其频率,希望各位解答为什么文氏桥正弦波振荡器只能用来产生较低频率的振荡正弦波信号发生器设计正弦波信号发生器已经做了一半,能产生正弦波了,但是不知道怎么改变频率,请问各位高手指导一下怎么用定时 FPGA配置芯片的时钟和FPGA一致吗什么是CPU的时钟周期和时钟频率? 时钟周期和时钟频率的换算问题基于频率抽样设计法线性相位型FIR数字低通滤波器设计怎么用matlab做出一个有效值为220V频率为50HZ的正弦波英语翻译设计了基于单片机AT86S52和MAX038的信号发生器,用于产生频率和幅度均可程控调节的正弦波,矩形波和三角波利用89C51单片机设计多功能低频函数信号发生器,能产生方波、正弦波、三角波等信号波形,信号的频率、幅度可变.