加法器和减法器verilog代码!~跪求
来源:学生作业帮 编辑:作业帮 分类:综合作业 时间:2024/10/07 00:38:09
加法器和减法器verilog代码!~跪求
输入:[31:0]a,[31:0]b,sub
输出:[31:0]s(相加相减结果),cout(最高进位)
功能:sub = 1:减法,sub = 0:加法.
哭了~好难根本不会啊~
输入:[31:0]a,[31:0]b,sub
输出:[31:0]s(相加相减结果),cout(最高进位)
功能:sub = 1:减法,sub = 0:加法.
哭了~好难根本不会啊~
module addsub(a,b,sub,s,cout);
input wire [31:0]a;
input wire [31:0]b;
input wire sub;
output wire [31:0]s;
output wire cout;
assign {cout,s} = sub?a-b:a+b;
endmodule
input wire [31:0]a;
input wire [31:0]b;
input wire sub;
output wire [31:0]s;
output wire cout;
assign {cout,s} = sub?a-b:a+b;
endmodule
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