数字电路的问题!请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,
来源:学生作业帮 编辑:作业帮 分类:综合作业 时间:2024/10/07 00:02:07
数字电路的问题!
请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,
请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,
主从触发器的弊病,CLK 高电平期间 S、R 的状态变化,会改变 CLK 有效时刻的输出逻辑.如图,时钟 3 下沿:S = R = 0 ,按理输出保持不变:Q = 0 ,由于此前 S = 1 ,R = 0 ,已经把主触发器置 1 ,所以 CLK3 有效时刻输出 Q 变成 1 .真搞不懂教学生这些有啥用!
再问: 就是说如果一个CLK里面发生几次变化都要往前面看嘛?
再答: 是的。
实用的、真实的触发器不用管这些乱七八糟的东西,只有纸上谈兵的主从触发器要注意这个缺陷。
再问: 就是说如果一个CLK里面发生几次变化都要往前面看嘛?
再答: 是的。
实用的、真实的触发器不用管这些乱七八糟的东西,只有纸上谈兵的主从触发器要注意这个缺陷。
数字电路的问题!请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,
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