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verilog case语句的一点问题
来源:学生作业帮 编辑:
作业帮
分类:
综合作业
时间:2024/10/05 22:18:53
verilog case语句的一点问题
在verilog里面,case语句的控制表达式可以是一个逻辑式子吗?
eg
Case(s1s2+s2s3+s1s3)
3d'000:out=a1;
3d'001:out=a2;
………………
可以,最好是用一个wire(或者reg) A 等于表达式,然后在case(A); 还有上式中s1s2是什么关系?乘的话最好做成乘法器,然后结果再来相加
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