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verilog语句理解问题

来源:学生作业帮 编辑:作业帮 分类:数学作业 时间:2024/10/04 18:44:32
verilog语句理解问题
reg [11:0]row_cnt
reg [31:0]append_log
[11:0]ROW_NUM
if(row_cnt==ROW_NUM&&(~append_log[30]&append_log[31]==1'b1))
row_add_en
ow_cnt的值等于ROW_NUM,并且append_log的bit30为0,append_log的bit31为1,才满足if条件.这时row_add_en这个寄存器输出变成1.
当然在数字电路中if中条件都是用与门和非门组成.
再问: 你好麻烦再问一下
~append_log[30]&append_log[31]==1'b1为啥不是这样写的~append_log[30]&&append_log[31]==1'b1
再答: 逻辑与和位与的区别,在这里由于是一位的数据,都可以