verilog中生成语句如何理解?

来源：学生作业帮编辑：作业帮分类：综合作业时间：2024/07/14 02:23:49

verilog中生成语句如何理解?
比如以下程序：用一个单循环生成按位异或的异或门（xor）
module bitwise_xor(out,i0,i1);
parameter N=32;
output[N-1:0] out;
input[N-1:0] i0,i1;
genvar j;
generate
for (j=0;j

generate for里面的运算是并行计算的.对于你的代码里面,就是并行计算多个xor.如果只是for,是一个通常理解的循环.
再问：哦，如果没有这个generate的话，就是一个一个计算出来，加上的话就是同一时间计算，是这个作用吧？
再答：是的！FPGA里面尽量不用for语句

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