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关于Verilog的数据截位,看到句话不怎么理解,请帮下忙解释下.

来源:学生作业帮 编辑:作业帮 分类:综合作业 时间:2024/11/08 03:31:24
关于Verilog的数据截位,看到句话不怎么理解,请帮下忙解释下.
(1)对于截取乘法的结果,需要加溢出保护的截取规范.例如截取12bit输出的第6位到第2位:if ((out[11:6]==6'b000000)||(out[11:6]==6'b011111)) tmp
“对于截取乘法的结果”,没看到乘法啊,其实就是防止有溢出的时候产生问题,如果确定不会溢出的话可以忽略